메탈 시대 여는 칩 업체들
Tom Krazit ( CNET News.com ) 2007/01/30
칩 업계의 트랜지스터 생산 방식이 바뀌고 있다. 차세대 제품의 성능 향상을 위해 40여년 만에 처음으로 실리콘이 아닌 다른 소재를 트랜지스터에 사용하기 시작한 것이다.
칩 개발업체들은 지난 40여년 동안 트랜지스터의 기본 스위치인 트랜지스터 게이트를 실리콘으로 제조해왔다. 그러나 최근 들어 인텔, IBM, AMD 등 주요 칩 개발업체들이 성능은 대폭 향상시키면서도 전력 소모율은 획기적으로 낮춘 신 물질로 눈을 돌리고 있다.
물론 트랜지스터 게이트가 신 물질로 교체된다 해도 칩의 기본 원료로는 앞으로도 당분간 실리콘이 사용될 예정이어서 실리콘밸리라는 명칭이 변하지는 않을 전망이다. 그러나 앞으로 개발될 트랜지스터 게이트에는 메탈이 사용되며, 이에 따라 빌딩 블록에도 변화가 발생한다.
제공: Tom Krazit/CNET News.com
인텔 프로세서 아키텍처 이사 마크 보흐가 25일 브리핑을 통해 올 2분기에 출시할 칩의 트랜지스터에 새 물질을 사용하기로 결정한 이유에 대해 설명하고 있다. 40년 만에 처음으로 트랜지스터에 새 물질을 사용하는 것이지만 이는 칩 성능 향상을 위해 불가피한 선택이다.
인텔은 이 물질을 45 나노미터 생산 기술을 이용한 제품으로 연말경 출시할 예정인 펜린 칩 제품군에 사용할 계획이다. 인텔은 기자와 애널리스트들을 대상으로 한 간담회에서 이 칩에서 동작하는 시스템을 시연했다.
제공: Tom Krazit/CNET News.com
CEO 폴 오텔리니(오른쪽)가 캘리포니아 산타클라라 본사에서 열린 기자간담회에서 한 기자의 질문에 답변하고 있다. 오텔리니를 바라보고 있는 사람은 데스크톱 플랫폼 이사 스티븐 스미스다.
오텔리니는 인텔이 기술과 시장 변화에 더 빠르게 대처하기 위해 새롭게 디자인한 기술로 전환하면서 인텔의 새로운 칩 제조 기술과 올 4월의 청사진 발표 방식을 변경했다.
제공: Tom Krazit/CNET News.com
인텔은 새로운 트랜지스터 기술을 이용한 첫 제품으로 올해 말 선보일 펜린 칩 제품군에서 동작하는 몇 가지 시스템을 시연했다. 이 노트북은 인텔 엔지니어가 설계한 것으로 MS의 윈도우 비스타에서 동작한다. 비스타뿐 아니라 새로운 칩 기반의 윈도우 XP, 맥 OS X, 리눅스도 시연했다.
제공: Intel
인텔 45 나노미터 트랜지스터의 크로스 섹션에서는 새 게이트와 트랜지스터 채널 사이에 놓이는 레이어인 더 두꺼운 게이트 산화물이 선보였다. 사진에서 보이는 2개의 중간 섹션은 새로운 게이트(윗부분)와 게이트 산화물(가장 얇은 섹션)이다. 이 게이트와 게이트 산화물은 사진의 맨 윗부분에 있는 두꺼운 레이어인 실리콘 회로기판의 최상층부에 놓인다.
현재 트랜지스터의 게이트 산화물은 5개의 원자 크기에 불과하다. 인텔은 이 산화물의 정확한 사이즈에 대해서는 밝히지 않았으나 칩 개발업체들이 지속적으로 얇게 가공할 수 있을 정도의 두께다.
제공: Intel
인텔은 올해 말 챈들러(Chandler) 공장이 준공되면 이 공장에서 펜린 칩을 생산할 예정이다. 인텔은 오레곤주 힐스보로의 R&D 센터에서 새로운 칩 생산 기술을 테스트하고 있다. 또한 현재 건설 중인 이스라엘 공장에서도 45나노미터 칩을 생산할 계획이며, 기존 설비 중 일부도 45나노미터 생산이 가능한 설비로 전환할 예정이다.
인텔 수석 연구원이자 어드밴스트 트랜지스터 리서치 이사인 마크 보흐(Mark Bohr)는 “지난 40여년 동안 실리콘 이산화물과 폴리실리콘 게이트를 사용해왔다. 그러나 최근 실리콘을 다른 종류의 물질로 교체하면서 성능이 대폭 향상됐다. 이는 상당한 진전”이라고 밝혔다.
인텔은 45나노미터 제조 기술을 기반으로 올 말 출시 예정인 펜린(Penryn) 제품군에 트랜지스터 신소재를 사용할 계획이다. 25일에는 기자들과 애널리스트들을 대상으로 관련 제품 시연회도 열었다.
인텔 CEO 폴 오텔리니는 캘리포니아 산타클라라 본사에서 열린 기자간담회에서 새 트랜지스터 기술을 적용한 45 나노미터 펜린 칩 제품군으로 동작하는 서버와 데스크톱을 가리키며 “이 제품은 인텔이 프로세스 변경을 통해 획득한 기술 성숙도를 잘 대변해준다. 문외한인 나에게 개발팀이 이 아이디어를 처음 갖고 왔을 때는「아마 제대로 동작하지 않을 텐데」라고 생각했다. 그런데 지금 이렇게 우리 눈앞에서 돌아가고 있지 않은가”라고 말했다.
IBM 칩 그룹 CTO 버니 메이어슨(Bernie Meyerson)에 따르면 IBM과 AMD도 오는 2008년 45나노미터 기술을 이용한 칩 생산 시점부터 메탈 게이트와 다른 소재보다 유전율이 높은 물질인 하이-k(high-k) 게이트 산화물을 사용할 계획이다. IBM과 AMD 두 업체는 미래 칩 제조 기술 공동개발에 합의했으며, 도시바 및 PS3에 들어가는 셀 프로세서 부문에서 IBM 파트너인 소니와도 협력한 적이 있다.
메이어슨은 “우리에게는 지금이 중요한 시점이다. 과거의 역사와 단절하는 위대한 순간”이라고 밝혔다. IBM은 현재 새 트랜지스터를 이용한 생산 공장에서 칩을 생산하고 있다.
트랜지스터는 전류가 흐르고 있거나 트랜지스터의 채널에서 전류가 흐르고 있지 않을 때 작동한다. 따라서 기본적인 컴퓨터 언어인 0과 1을 대표하는「온」 상태이거나「오프」 상태에 있게 된다. 게이트를 닫으려면 전압이 적정해야 하고 전류흐름이 채널을 통해 이동하지 않도록 해야 한다.
칩 업계는 2년에 한 번 꼴로 하나의 칩에 더 많은 트랜지스터를 집적할 수 있는 더 작은 트랜지스터 제조 방식을 개발해왔다. 이를 통해 칩의 성능 향상을 이뤄냈으며, 차세대 제품을 선보이겠다고 약속한 인텔 공동 설립자 고든 무어(Gordon Moore)의 약속도 지켰다.
그러나 칩 업체들이 더 작은 트랜지스터를 생산하기 시작하면서 누수 현상이 가장 큰 문제로 지적돼왔다. 게이트 유전체가 더 얇아지면서(현재는 약 5개의 원자 크기) 전류가 누수될 수 있어 트랜지스터가 실제로「온」상태도 아니고「오프」상태도 아닌 상황에 처하게 되는 것이다.
뿐만 아니라 누수 상태가 지속되면 과도한 열을 발생시키고 모든 종류의 시스템 문제도 야기된다.
VLSI 리서치 사장 댄 허치슨(Dan Hutcheson)은 칩 생산 프로세스가 여전히 고가인 것은 칩 업체들이 자신들이 잘 아는 물질을 계속 고수하려는 경향이 강하다는 것을 의미한다고 지적했다. 따라서 누수를 통제할 수 있는 신 물질을 찾아내 기존 물질보다 더 빠르게 운영하고 수백만달러가 소요되는 생산 공정을 그대로 유지하는 것은 상당한 도전이다.
메탈 게이트와 하이-k 유전체 통합으로의 전환은 누수 통제와 무어의 법칙을 유지하기 위한 칩 업계의 해답인 듯하다. 하이-k 유전체는 실리콘 이산화물 유전체보다 더 두껍게 제조할 수 있어 전류 누수를 줄이고, 칩 디자이너들은 앞으로도 몇 세대 동안 더 작은 트랜지스터를 생산할 수 있게 된다.
IBM의 메이어슨은 “너무 얇아 확장이 어려운 레이어를 택해 현재 필요로 하는 전기 특성을 갖춘 레이어를 만들었지만 차이점이 있다. 새로 만들어진 레이어가 훨씬 더 두껍다는 것이다. 이렇게 되면 앞으로 더 광범위하게 레이어를 확장할 수 있다”고 밝혔다.
그러나 인텔의 보흐에 따르면 하이-k 물질은 기존의 실리콘 게이트에는 실제로 사용할 수 없다. 새 실리콘 게이트는 실리콘 게이트와 하이-k 유전체간 양방향성에 문제가 있기 때문에 예전처럼 신속하게 상태를 전환하기 어렵다.
따라서 인텔은 이 문제를 극복하고 새로운 게이트로의 전환을 신속하게 하기 위해 양극과 음극 트랜지스터에서 모두 사용할 수 있는 메탈을 정의하고 있다. 메이어슨은 IBM과 AMD도 새 유전체에 메탈 게이트를 사용할 계획이라고 밝혔다.
보흐는 메탈과 하이-k 게이트 유전체의 정확한 배합이 핵심이라고 소개했다. 이 유전체는 하프늄 소자를 기반으로 하지만 그는 새 트랜지스터를 생산할 때 정확히 어떤 배합을 이용하는지에 대해서는 밝히지 않았다. 그는 “적절한 배합을 찾아내는 것은 중요한 기술적 성과”라며 “따라서 무료로 공개할 수는 없다”고 강조했다.
IBM도 현재 개발 중인 하이-k 물질의 구체적인 특성에 대해서는 밝히지 않고 있으나 트랜지스터용 하프늄의 사용에 관한 연구 결과를 발표한 적은 있다.
보흐에 따르면 인텔은 처음에는 45 나노미터 기술을 사용해 생산되는 SRAM(static RAM) 칩 테스트에 메탈 게이트와 하이-k 유전체 배합을 사용했다. 그는 이 유전체는 원자 레이어 침전을 이용해야 한다고 설명했다. 즉 하나의 머신이 이 유전체를 동시에 하나의 원자 레이어에서만 침전시켜야 한다는 말이다.
그러나 칩 개발업체들이 이러한 트랜지스터를 생산하기 위해 사용하는 방법은 각기 다르다. IBM과 AMD는 실리콘 웨이퍼를 정화한 물에 담그고 표면에 회로를 그리는 방식인 이머전 리소그래피(immersion lithography)라는 기술을 사용할 계획이다.
인텔은 아직까지 기존 기술을 고수하고 있지만 32나노미터 칩에 대해 이머전 리소그래피를 이용하는 것도 고려 중이다. 인텔은 IBM, AMD 등 경쟁업체들이 택한 이머전 리소그래피 기술에 대응하기 위해 193나노미터 드라이 리소그래피 툴도 계속 사용할 예정이다.
Tom Krazit ( CNET News.com ) 2007/01/30
칩 업계의 트랜지스터 생산 방식이 바뀌고 있다. 차세대 제품의 성능 향상을 위해 40여년 만에 처음으로 실리콘이 아닌 다른 소재를 트랜지스터에 사용하기 시작한 것이다.
칩 개발업체들은 지난 40여년 동안 트랜지스터의 기본 스위치인 트랜지스터 게이트를 실리콘으로 제조해왔다. 그러나 최근 들어 인텔, IBM, AMD 등 주요 칩 개발업체들이 성능은 대폭 향상시키면서도 전력 소모율은 획기적으로 낮춘 신 물질로 눈을 돌리고 있다.
물론 트랜지스터 게이트가 신 물질로 교체된다 해도 칩의 기본 원료로는 앞으로도 당분간 실리콘이 사용될 예정이어서 실리콘밸리라는 명칭이 변하지는 않을 전망이다. 그러나 앞으로 개발될 트랜지스터 게이트에는 메탈이 사용되며, 이에 따라 빌딩 블록에도 변화가 발생한다.
제공: Tom Krazit/CNET News.com
인텔 프로세서 아키텍처 이사 마크 보흐가 25일 브리핑을 통해 올 2분기에 출시할 칩의 트랜지스터에 새 물질을 사용하기로 결정한 이유에 대해 설명하고 있다. 40년 만에 처음으로 트랜지스터에 새 물질을 사용하는 것이지만 이는 칩 성능 향상을 위해 불가피한 선택이다.
인텔은 이 물질을 45 나노미터 생산 기술을 이용한 제품으로 연말경 출시할 예정인 펜린 칩 제품군에 사용할 계획이다. 인텔은 기자와 애널리스트들을 대상으로 한 간담회에서 이 칩에서 동작하는 시스템을 시연했다.
제공: Tom Krazit/CNET News.com
CEO 폴 오텔리니(오른쪽)가 캘리포니아 산타클라라 본사에서 열린 기자간담회에서 한 기자의 질문에 답변하고 있다. 오텔리니를 바라보고 있는 사람은 데스크톱 플랫폼 이사 스티븐 스미스다.
오텔리니는 인텔이 기술과 시장 변화에 더 빠르게 대처하기 위해 새롭게 디자인한 기술로 전환하면서 인텔의 새로운 칩 제조 기술과 올 4월의 청사진 발표 방식을 변경했다.
제공: Tom Krazit/CNET News.com
인텔은 새로운 트랜지스터 기술을 이용한 첫 제품으로 올해 말 선보일 펜린 칩 제품군에서 동작하는 몇 가지 시스템을 시연했다. 이 노트북은 인텔 엔지니어가 설계한 것으로 MS의 윈도우 비스타에서 동작한다. 비스타뿐 아니라 새로운 칩 기반의 윈도우 XP, 맥 OS X, 리눅스도 시연했다.
제공: Intel
인텔 45 나노미터 트랜지스터의 크로스 섹션에서는 새 게이트와 트랜지스터 채널 사이에 놓이는 레이어인 더 두꺼운 게이트 산화물이 선보였다. 사진에서 보이는 2개의 중간 섹션은 새로운 게이트(윗부분)와 게이트 산화물(가장 얇은 섹션)이다. 이 게이트와 게이트 산화물은 사진의 맨 윗부분에 있는 두꺼운 레이어인 실리콘 회로기판의 최상층부에 놓인다.
현재 트랜지스터의 게이트 산화물은 5개의 원자 크기에 불과하다. 인텔은 이 산화물의 정확한 사이즈에 대해서는 밝히지 않았으나 칩 개발업체들이 지속적으로 얇게 가공할 수 있을 정도의 두께다.
제공: Intel
인텔은 올해 말 챈들러(Chandler) 공장이 준공되면 이 공장에서 펜린 칩을 생산할 예정이다. 인텔은 오레곤주 힐스보로의 R&D 센터에서 새로운 칩 생산 기술을 테스트하고 있다. 또한 현재 건설 중인 이스라엘 공장에서도 45나노미터 칩을 생산할 계획이며, 기존 설비 중 일부도 45나노미터 생산이 가능한 설비로 전환할 예정이다.
인텔 수석 연구원이자 어드밴스트 트랜지스터 리서치 이사인 마크 보흐(Mark Bohr)는 “지난 40여년 동안 실리콘 이산화물과 폴리실리콘 게이트를 사용해왔다. 그러나 최근 실리콘을 다른 종류의 물질로 교체하면서 성능이 대폭 향상됐다. 이는 상당한 진전”이라고 밝혔다.
인텔은 45나노미터 제조 기술을 기반으로 올 말 출시 예정인 펜린(Penryn) 제품군에 트랜지스터 신소재를 사용할 계획이다. 25일에는 기자들과 애널리스트들을 대상으로 관련 제품 시연회도 열었다.
인텔 CEO 폴 오텔리니는 캘리포니아 산타클라라 본사에서 열린 기자간담회에서 새 트랜지스터 기술을 적용한 45 나노미터 펜린 칩 제품군으로 동작하는 서버와 데스크톱을 가리키며 “이 제품은 인텔이 프로세스 변경을 통해 획득한 기술 성숙도를 잘 대변해준다. 문외한인 나에게 개발팀이 이 아이디어를 처음 갖고 왔을 때는「아마 제대로 동작하지 않을 텐데」라고 생각했다. 그런데 지금 이렇게 우리 눈앞에서 돌아가고 있지 않은가”라고 말했다.
IBM 칩 그룹 CTO 버니 메이어슨(Bernie Meyerson)에 따르면 IBM과 AMD도 오는 2008년 45나노미터 기술을 이용한 칩 생산 시점부터 메탈 게이트와 다른 소재보다 유전율이 높은 물질인 하이-k(high-k) 게이트 산화물을 사용할 계획이다. IBM과 AMD 두 업체는 미래 칩 제조 기술 공동개발에 합의했으며, 도시바 및 PS3에 들어가는 셀 프로세서 부문에서 IBM 파트너인 소니와도 협력한 적이 있다.
메이어슨은 “우리에게는 지금이 중요한 시점이다. 과거의 역사와 단절하는 위대한 순간”이라고 밝혔다. IBM은 현재 새 트랜지스터를 이용한 생산 공장에서 칩을 생산하고 있다.
트랜지스터는 전류가 흐르고 있거나 트랜지스터의 채널에서 전류가 흐르고 있지 않을 때 작동한다. 따라서 기본적인 컴퓨터 언어인 0과 1을 대표하는「온」 상태이거나「오프」 상태에 있게 된다. 게이트를 닫으려면 전압이 적정해야 하고 전류흐름이 채널을 통해 이동하지 않도록 해야 한다.
칩 업계는 2년에 한 번 꼴로 하나의 칩에 더 많은 트랜지스터를 집적할 수 있는 더 작은 트랜지스터 제조 방식을 개발해왔다. 이를 통해 칩의 성능 향상을 이뤄냈으며, 차세대 제품을 선보이겠다고 약속한 인텔 공동 설립자 고든 무어(Gordon Moore)의 약속도 지켰다.
그러나 칩 업체들이 더 작은 트랜지스터를 생산하기 시작하면서 누수 현상이 가장 큰 문제로 지적돼왔다. 게이트 유전체가 더 얇아지면서(현재는 약 5개의 원자 크기) 전류가 누수될 수 있어 트랜지스터가 실제로「온」상태도 아니고「오프」상태도 아닌 상황에 처하게 되는 것이다.
뿐만 아니라 누수 상태가 지속되면 과도한 열을 발생시키고 모든 종류의 시스템 문제도 야기된다.
VLSI 리서치 사장 댄 허치슨(Dan Hutcheson)은 칩 생산 프로세스가 여전히 고가인 것은 칩 업체들이 자신들이 잘 아는 물질을 계속 고수하려는 경향이 강하다는 것을 의미한다고 지적했다. 따라서 누수를 통제할 수 있는 신 물질을 찾아내 기존 물질보다 더 빠르게 운영하고 수백만달러가 소요되는 생산 공정을 그대로 유지하는 것은 상당한 도전이다.
메탈 게이트와 하이-k 유전체 통합으로의 전환은 누수 통제와 무어의 법칙을 유지하기 위한 칩 업계의 해답인 듯하다. 하이-k 유전체는 실리콘 이산화물 유전체보다 더 두껍게 제조할 수 있어 전류 누수를 줄이고, 칩 디자이너들은 앞으로도 몇 세대 동안 더 작은 트랜지스터를 생산할 수 있게 된다.
IBM의 메이어슨은 “너무 얇아 확장이 어려운 레이어를 택해 현재 필요로 하는 전기 특성을 갖춘 레이어를 만들었지만 차이점이 있다. 새로 만들어진 레이어가 훨씬 더 두껍다는 것이다. 이렇게 되면 앞으로 더 광범위하게 레이어를 확장할 수 있다”고 밝혔다.
그러나 인텔의 보흐에 따르면 하이-k 물질은 기존의 실리콘 게이트에는 실제로 사용할 수 없다. 새 실리콘 게이트는 실리콘 게이트와 하이-k 유전체간 양방향성에 문제가 있기 때문에 예전처럼 신속하게 상태를 전환하기 어렵다.
따라서 인텔은 이 문제를 극복하고 새로운 게이트로의 전환을 신속하게 하기 위해 양극과 음극 트랜지스터에서 모두 사용할 수 있는 메탈을 정의하고 있다. 메이어슨은 IBM과 AMD도 새 유전체에 메탈 게이트를 사용할 계획이라고 밝혔다.
보흐는 메탈과 하이-k 게이트 유전체의 정확한 배합이 핵심이라고 소개했다. 이 유전체는 하프늄 소자를 기반으로 하지만 그는 새 트랜지스터를 생산할 때 정확히 어떤 배합을 이용하는지에 대해서는 밝히지 않았다. 그는 “적절한 배합을 찾아내는 것은 중요한 기술적 성과”라며 “따라서 무료로 공개할 수는 없다”고 강조했다.
IBM도 현재 개발 중인 하이-k 물질의 구체적인 특성에 대해서는 밝히지 않고 있으나 트랜지스터용 하프늄의 사용에 관한 연구 결과를 발표한 적은 있다.
보흐에 따르면 인텔은 처음에는 45 나노미터 기술을 사용해 생산되는 SRAM(static RAM) 칩 테스트에 메탈 게이트와 하이-k 유전체 배합을 사용했다. 그는 이 유전체는 원자 레이어 침전을 이용해야 한다고 설명했다. 즉 하나의 머신이 이 유전체를 동시에 하나의 원자 레이어에서만 침전시켜야 한다는 말이다.
그러나 칩 개발업체들이 이러한 트랜지스터를 생산하기 위해 사용하는 방법은 각기 다르다. IBM과 AMD는 실리콘 웨이퍼를 정화한 물에 담그고 표면에 회로를 그리는 방식인 이머전 리소그래피(immersion lithography)라는 기술을 사용할 계획이다.
인텔은 아직까지 기존 기술을 고수하고 있지만 32나노미터 칩에 대해 이머전 리소그래피를 이용하는 것도 고려 중이다. 인텔은 IBM, AMD 등 경쟁업체들이 택한 이머전 리소그래피 기술에 대응하기 위해 193나노미터 드라이 리소그래피 툴도 계속 사용할 예정이다.